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三星14nm LPE FinFET電晶體揭密

上網時間: 2016年03月11日     打印版  Bookmark and Share  字型大小:  

關鍵字:14nm  LPE  LPP  FinFET  Exynos 

作者:Kevin Gibb,TechInsights產品線經理

三星(Samsung)即將量產用於其Exynos 8 SoC的14奈米(nm) Low Power Plus (LPP)製程,這項消息持續引發一些產業媒體的關注。三星第二代14nm LPP製程為目前用於其Exynos 7 SoC與蘋果(Apple) A9 SoC的第一代14nm Low Power Early (LPE)製程提供了進一步的更新。

業界目前共有三座代工廠有能力製造這種鰭式場效電晶體(FinFET):英特爾(Intel)、三星和台積電(TSMC)。TechInsights曾經在去年五月剖析用於Exynos 7420 SoC的三星14nm LPE製程,當時在討論這項用於製造電晶體的製程技術時仍有所限制。而今,在幾乎過了一年後,大家已經開始討論三星的升級版14nm LPP FinFET製程了。

然而,預計要到今年春季末取得三星的Exynos 8890 SoC或高通(Qualcomm)的Snapdragon 820 SoC樣本後,才可能完全掌握這項製程技術的細節。不過,我們可以進一步揭密用於Exynos 7420 SoC的更多14 nm LPE製程技術細節,同時也有助於預期下一代LPP製程的新進展。

我們從觀察典型三星14 nm LPE FinFET電晶體的SEM側視圖開始(圖1)。電晶體通道如同矽鰭片(Si Fin)般地形成,而非由圖片的左下角向右上方生長。這些鰭片被埋在電介質下方而無法直接看到,因此,我們以箭號指示其方向。金屬閘就位於正交方向,覆蓋在整個鰭片的兩側與頂部。在閘電極的任一側可看到較大的源極與汲極(S/D)觸點。


圖1:三星14 nm LPE FinFET電晶體的側視SEM圖
(來源:TechInsights)

也許從另一張三星FinFET電晶體的平面圖(圖2)中能更清楚的看到閘極與鰭片的佈局。四片矽鰭以垂直的方向排列在水平方向的金屬閘極正下方。這兩種電晶體結構周圍都圍繞著一個阱觸環,用於隔離其與晶片上的其他電路部份。

該鰭片間距約有49nm,必須採用雙重圖案製程來製造。在此提供了兩種選擇:英特爾所使用的‘雙微影蝕刻’(LELE),或是‘自對準雙微影圖案法’(SADP)。我們認為三星採用了LELE製程為鰭片製圖,但最後還需要額外使用光罩與微影製程,才能中斷電晶體的兩端。


圖2:三星14nm FinFET電晶體的平面圖
(來源:TechInsights)

圖3是Exynos 7420所使用的典型NMOS電晶體之TEM橫截面圖,而且我們還注意到閘極長度經測量約有30nm,這跟所宣稱的14 nm製程節點差距頗多,而在表1中所整理的英特爾和台積電的情況也是一樣的。稍後我們將進一步討論這個問題。

電晶體閘極使用替代性閘極製程製造,包括沈積犧牲層(通常為多晶矽)、圖案化與蝕刻,形成大約30個較寬的條形(stripe)區域。這些條形區域可定義出電晶體閘極長度。


圖3:三星Exynos 7420的NMOS電晶體橫截面圖
(來源:TechInsights)

(下一頁繼續:三星14nm LPE FinFET電晶體揭密)


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