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Mentor打造完整的UVM SystemVerilog驗證IP庫

上網時間: 2016年03月15日     打印版  Bookmark and Share  字型大小:  

關鍵字:UVM SystemVerilog  記憶體  驗證IP  Mentor VIP  EVP 

Mentor Graphics宣佈,推出首個完全原生的(native) UVM SystemVerilog記憶體驗證IP庫,該記憶體驗證IP庫可用於所有常用記憶體設備、配置和介面。Mentor在目前已可支援60多種常用週邊介面和匯流排架構的Mentor驗證IP (Mentor VIP)庫中新增了1,600多種記憶體模型。

Mentor可望因此成為首個向ASIC和FPGA SoC設計人員提供完整UVM SystemVerilog驗證IP庫的公司,該驗證IP庫可滿足其各類外設介面、匯流排協定和記憶體設備(memory device)需求。該完整的驗證IP庫採用一致的產業標準格式(industry-standard format),可縮短工程師設置驗證運行所需時間,從而便於工程師將關注重點放在其設計中獨特而高價值的部分。

新推出的記憶體庫支援包括尖端協定(leading-edge protocols)在內的各種記憶體模型,例如用於HyperRAM和HyperFlash記憶體設備的高頻寬、低接腳數的HyperBus介面。此外,它還支援所有的動態RAM模型,包括DDR4、低功耗DDR4、混合記憶體立方(HMC)以及高頻寬記憶體-2,和新的JESD229-2 Wide I/O-2標準。它所涵蓋的快閃記憶體模型種類齊全,包括SDIO 4.1、SDCard 4.2、eMMC 5.1、ONFI 4.0、UFS以及串列、Toggle、NAND和NOR快閃記憶體。

驗證IP旨在通過為常見介面、協定和架構提供可複用構建模組來幫助工程師減少構建測試平台所花費的時間。Mentor的記憶體驗證IP模型庫所包含的記憶體配置軟體允許客戶根據供應商、協定和元件編號,即時生成快速、時序準確和經過驗證的記憶體模型。此外,Mentor獨有的“運行過程中可重新配置”架構有助於工程師在無需重新編譯或重新開始軟體模擬的情況下,重新對資源進行二次評估。

Mentor VIP庫可向工程師提供對所有支援的協定使用通用架構的標準UVM SystemVerilog元件。這有助於在同一個驗證團隊內快速部署多個協議。測試計畫、符合性測試、測試序列和協議覆蓋率都作為SV和XML原始程式碼包含在內,從而使複用、擴展和除錯變得簡單。Mentor VIP元件還包含一整套協定檢查、錯誤注入(error injection)和調試功能。新推出的記憶體模型可應用於所有行業標準模擬器。

Mentor VIP是Mentor企業驗證平台(EVP)的核心技術。EVP通過將先進驗證技術融合在一個綜合性平台中,提高了ASIC和FPGA的SoC功能驗證效率。Mentor EVP集成整合了Questa先進驗證解決方案、Veloce模擬平台和Visualizer除錯環境,可為全球專案團隊提供支援,最大限度地提高用戶生產率和驗證的總投資回報率。





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