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FPGA/PLD  

以C語言與IP為基礎的新一代高效率設計方法

上網時間: 2016年03月24日     打印版  Bookmark and Share  字型大小:  

關鍵字:Vivado  Xilinx  RTL  C語言  FPGA 

Vivado設計套件為新一代C/C++語言和IP設計提供超高設計效率方法。全新的HLx設計套件包含高階系統、設計和WebPACK版本。當設計人員將全新的UltraFast高效率設計方法指南與這些工具一起使用,可較傳統的設計方法提升10至15倍效率。

有別於將絕大部分精力集中於設計流程後段的傳統RTL式設計,透過C語言和IP為基礎設計可縮短驗證、建置和設計收斂的開發週期,使設計人員能集中精力開發差異化邏輯。該流程包括:

•快速生成平台連接設計及必要的軟體堆疊;

•使用高階設計快速開發差異化邏輯,並支持優化設計重用;

•相較於RTL,透過高階語言大幅縮短驗證時間。

客戶使用高層次抽象化時,可快速讓整體設計更好,同時在效能、功耗和使用率獲得一致或更好的結果品質(QoR)。

UltraFast高效率設計方法指南

在傳統設計開發過程中,首先要由經驗豐富的系統架構師評估將如何運用新技術實現他們的設計,以及獲得高階模型格式的系統連接需求和附加價值差異化邏輯,並依序由RTL設計實現這些要求。

RTL設計週期通常包含對每個模組及整體設計進行反覆的驗證和設計收斂運算。採用此方法的結果,將因差異化邏輯中的任何變化都可能導致IO介面(如DDR記憶體、乙太網、PCIe等)無法滿足時序要求,而使平台連接設計不穩定。此外,RTL驗證週期不允許在硬體啟動之前進行全面的功能測試。

高階設計方法則截然不同,其允許設計人員花更多時間和精力設計附加邏輯,並花較少的時間進行調整。該設計流程與RTL設計流程相比,可將設計週期縮短15倍。該高階方法主要特徵如下:

•平台開發與差異化邏輯分離,可讓設計人員專注於實現企業的高價值功能。

•利用具開發板感知功能的Vivado IP整合器(IPI)以及Vivado IP系統,快速完成平台連接設計的配置、生成和收斂。

•相較於傳統RTL,以C語言為基礎模擬的差異化邏輯可大幅縮短模擬時間。

•利用Vivado HLS和C/C++函式庫進行高階合成,並透過IPI執行從C語言到晶片的快速建置與系統整合。

UltraFast高效率設計方法指南中的所有步驟,皆可使用互動式執行或命令列腳本執行。所有人工交互的結果都可儲存至腳本,使整個流程從設計模擬到FPGA程式設計都可實現完全自動化。此種高度自動化的設計流程可生成FPGA位元流,並在RTL設計模擬完成前,於開發板上對設計進行測試。

當衍生設計開發時,可大幅提升生產力。調整不同元件、時脈速率或設計配置如同編輯C參數或Vivado HLS選項一樣簡單。此外,工具會自動選擇可滿足新產品所要求的新微架構。

UltraFast高效率設計方法
UltraFast高效率設計方法

HLx不僅能加速創新、設計修改和重用,亦提供具軟體可程式設計的自訂平台之相應方法,以補充賽靈思SDx系列軟體定義環境。

以C語言為基礎的設計和加速重用

典型的系統設計從系統軟體模型開始。無論娛樂、遊戲、通訊還是醫療領域,絕大部分產品皆從軟體模型或原型設計開始,而該模型隨後會分配到硬體和嵌入式軟體中,並由硬體設計團隊選擇一個滿足系統要求的RTL微架構。

可編程設計元件(如FPGA)的最大優勢是能夠創新自訂硬體,並針對任何特定應用進行優化功能。因此,最終產品的效能功耗比相較於分散式處理器系統上運作的純軟體程式要高出幾個層級。

Vivado高階合成(HLS)編譯器提供一個類似適用於處理器編譯器的程式設計環境。主要區別在於Vivado HLS可將C代碼編譯到優化的RTL微架構中,而處理器編譯器所產生的彙編碼則需在固定GHz速率的處理器架構上執行。

系統架構師、軟體工程師或硬體工程師可使用Vivado HLS針對傳輸量、功耗和延遲來客製化優化的硬體。如此能為計算、存儲或網路在內的任何應用實現最佳的高效能、低功耗或低成本系統。

Vivado HLS在依設計需求探索多種微架構之後,將C/C++規範直接整合為VHDL或Verilog RTL,進而加速設計建置與驗證。 在該層次執行模擬功能,相較於VHDL或Verilog模擬速度高出數個量級。例如,影音動態估計演算法,在將C輸入到Vivado HLS即可能在10秒內執行10幀影音資料,而對應的RTL模型在處理同樣的10幀影音時則需約兩天的時間才能完成。

傳統RTL設計流程
傳統RTL設計流程

結合Vivado IP整合器,Vivado HLS能讓設計人員和系統架構師更快速、可靠地交付高品質的設計。

 Vivado HLx設計流程
Vivado HLx設計流程

Vivado HLS提供更快的IP創新途徑:

•抽象的演算法描述、資料類型說明(整數、定點或浮點)和介面(FIFO、AXI4、AXI4-Lite、AXI4-Stream);

•指令導向的架構感知型合成技術能快速交付設計方案,並在效能、功耗和面積利用率領先手動編碼RTL方案;

• 利用C/C++測試平台模擬、自動化的VHDL或Verilog模擬與測試平台加速驗證;

•支援多種語言(C、C++、OpenCL、SystemC),並擁有業界最廣的語言涵蓋範圍;

•自動使用賽靈思晶片上記憶體層級、數位訊號處理運算元素以及浮點函式庫。

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