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FPGA/PLD  

以C語言與IP為基礎的新一代高效率設計方法

上網時間: 2016年03月24日     打印版  Bookmark and Share  字型大小:  

關鍵字:Vivado  Xilinx  RTL  C語言  FPGA 

特定領域軟體函式庫

支援的函式庫包含Math、DSP、影音以及針對高效能和低功耗的線性函式庫。為了處理複雜的內核(如FFT和濾波器),HLS透過整合優化的LogiCORE? IP FFT和FIR編譯器,以獲得最高品質的結果。為了實現特定領域的加速,賽靈思聯盟成員亦提供OpenCV、BLAS、機器學習等多種函式庫。

完整IP子系統重用

賽靈思與其聯盟合作夥伴擁有豐富的智慧財產權(IP)庫,有助於將產品快速推向市場。IP經過嚴格的測試與驗證,以確保能一次性成功。除了簡易的核庫外,賽靈思亦提供可提升生產效率的解決方案。

賽靈思的全新LogiCORE IP子系統是一種可高度配置,並為特定市場量身訂做的建構單元,其整合多個不同的IP核心包括資料移動器、軟體驅動程式、設計範例和多種測試平台。Vivado設計套件提供用於乙太網路、PCIe、HDMI、影音處理、圖像感測器處理和OTN開發的最新IP子系統。例如AXI-4 PCIe子系統利用PCIe、DMA、AXI-4互連等多個IP核心,並提供在處理器系統中使用必要的軟體堆疊。

所有IP子系統都採用AMBA AXI4互連協議、IEEE P1735加密和XDC設計約束等業界標準,使用戶和賽靈思聯盟成員所提供的封裝IP進行互通,從而加速整合。

整合自動化

業界首款隨插即用型系統整合設計環境——Vivado設計套件,利用Vivado IP整合器,打破RTL設計生產效率記錄。

Vivado IP整合器能生成到開發板介面的自訂連接,進而實現快速平台創新,其還能將高度並存的C/C++生成函數彙編到一個平台上。

Vivado IP整合器提供以Tcl為基礎的圖形化自動建構校正設計開發流程。該流程提供具有元件和平台感知的互動環境,支援主要介面的智慧自動化連接、一鍵式子系統生成、即時DRC、以及介面更換通知,同時還具備強大的除錯功能。

設計人員在構建功能間的連接時需處理「介面」而非「訊號」級抽象,因此能大大地提高生產效率;儘管IPI採用業界標準 AXI4,但也支援其他介面,並讓使用者定義自己的自訂介面,以提升其靈活性。

Vivado IP整合器
Vivado IP整合器

藉由開放式業界IP標準,Vivado設計套件使協力廠商能夠向開發人員提供其IP系列,如此開發人員即能利用Vivado IPI將IP進行整合。用戶亦可將Vivado HLS或DSP的系統產生器(System Generator)與Vivado IP整合器結合使用,並將個人的RTL或C/C++/SystemC和MATLAB/Simulink演算法加入到IP Catalog中。

加速收斂

Vivado設計套件藉由每日交付更多設計結果,及幫助減少所需設計的反覆運算次數,加速建置過程。共用的可擴展數據模型在編譯時間與記憶體空間佔用都是無可匹敵的,並且能針對功耗、時序和資源利用率等關鍵設計指標進行早期分析。藉由這些設計指標,可在設計流程的早期階段對設計和工具設置進行修改,而修改得越早,反覆運算速度將更快,對系統效能的影響也將增加。

使用高階設計方法,能夠在C/C++層面將反覆運算層級加高,實現更快速且具影響力的反覆運算,其影響和必要性遠大於最終的佈局與佈線收斂反覆運算。

平台創新與重用

Vivado設計套件不僅具元件感知,更具備目標平台感知,並支援Zynq SoC和MPSoC,以及ASIC級FPGA和3D IC開發板與套件。由於具備目標平台感知,Vivado能配置和使用特定開發板的設計規則檢查,以確保快速建構可用系統。

目標平台感知
目標平台感知

例如,選擇Zynq-7000 All Programmable SoC ZC702評估套件,並在IPI中例化一個Zynq處理系統,Vivado便可為處理系統預先配置正確的周邊設備、驅動程式和記憶體映射,以支援該基板。平台設計人員現在可針對雙核心ARM處理系統和高效能FPGA邏輯更快地識別、重用和整合軟硬體IP。

使用者可簡單的透過一系列對話方塊指定處理系統與邏輯之間的介面。介面可自動生成,並針對效能或面積進行優化,而使用者可利用Vivado HLS添加自訂的演算法,或使用Vivado IP Catalog完成設計。

總結

快速開發複雜的智慧系統所需之自動化程度須高於RTL設計。Vivado設計套件HLx 版本具備獨有的優勢,能夠使其完成該任務。

最新Vivado HLx版本能實現新一代平台設計自動化,利用C/C++程式設計差異化邏輯,進行圖形化系統組裝,並提供一款全新超高生產效率的設計方法。該方法在「UltraFast 高效率設計方法指南(UG1197)」中進行介紹,且經證明相較於RTL方法,可使設計創新與驗證速度加快15倍。

HLx更進一步改善賽靈思專為軟體和系統工程師量身訂做的SDx開發環境(SDSoC、SDAccel和SDNet)。HLx方法可實現平台設計的自動化創新,而SDx系列開發環境能透過C、C++、OpenCL或用於資料封包處理的新興P4語言,針對此類平台進行軟體定義程式設計。

HLx和SDx代表賽靈思軟體編程解決方案的新時代,使用者可藉由Zynq SoC、MPSoC、ASIC級FPGA和3D IC等All Programmable元件的終端產品來優化客製化硬體,並為更具智慧且互聯互通的差異化系統提供強大支援。


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