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Mentor增強7奈米製程初期設計開發

上網時間: 2016年04月01日     打印版  Bookmark and Share  字型大小:  

關鍵字:7奈米  TSMC  IP設計  SPICE  LVS 

Mentor Graphics藉由完成台積電(TSMC)10奈米 FinFET V1.0 認證,進一步增強和優化Calibre平台和Analog FastSPICE(AFS)平台。除此之外,Calibre和Analog FastSPICE平台已可應用在基於TSMC 7奈米FinFET製程最新設計規則手冊(DRM)和SPICE模型的初期設計開發和IP設計。

為協助共同客戶能準備好使用先進製程做設計,Mentor為TSMC 10奈米製程改進物理驗證工具,加速Calibre nmDRC sign-off工具的執行時間,使其優於去年初針對10奈米精確度進行認證時的工具執行時間。Calibre nmLVS工具已可支援10奈米製程中新的元件參數抽取,以獲取更精準的SPICE模型和自熱模擬。同時,Mentor還提升了Calibre xACT解決方案的寄生參數精確度,並積極改善佈局寄生參數抽取流程以滿足10奈米技術的要求。

Calibre平台還可幫助設計工程師提高設計可靠度和可製造性。在為10奈米製程電阻和電流密度檢查做了技術的改進後,現在TSMC倚賴Calibre PERC可靠性驗證解決方案做可靠度確認。在可製造性設計(DFM)方面,Mentor添加色彩感知填充和更精密的對齊和間距規則在Calibre YieldEnhancer工具的SmartFill功能中。此外,Mentor還優化Calibre DESIGNrev協助晶片最後完工工具、Calibre RVE結果檢視器和Calibre RealTime介面,為設計工程師在多重曝光、版圖佈局與電路圖(LVS)比較和電氣規則檢查(ERC)及可靠性驗證方面提供更容易整合和除錯功能。

如今,Mentor和TSMC攜手合作,將Calibre平台的多樣化功能應用至7奈米FinFET製程中。Calibre nmDRC和Calibre nmLVS工具業已通過客戶早期設計的驗證。TSMC和Mentor正擴大SmartFill和Calibre多重曝光功能的使用功能,為7奈米的製程需求提供技術支援。

為獲得快速、準確的電路模擬,TSMC認證AFS 平台,包含AFS Mega電路模擬器可用於TSMC 10奈米V1.0製程。AFS平台還通過最新版7奈米DRM和SPICE可用於早期設計開發。

為支援10 奈米製程先進的設計規則,Mentor增強包括Olympus-SoC系統在內的佈局佈線平台,並且優化其結果能與sign-off參數抽取和靜態時序分析工具有相關性。這項優化也擴展至7奈米製程。





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